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設(shè)計(jì)驗(yàn)證崗位職責(zé)（精）
在當(dāng)今社會(huì)生活中，很多地方都會(huì)使用到崗位職責(zé)，崗位職責(zé)具有提高內(nèi)部競(jìng)爭(zhēng)活力，更好地發(fā)現(xiàn)和使用人才的作用。大家知道崗位職責(zé)的格式嗎？以下是小編為大家整理的設(shè)計(jì)驗(yàn)證崗位職責(zé)，希望對(duì)大家有所幫助。
設(shè)計(jì)驗(yàn)證崗位職責(zé)1
從事國(guó)家重大工程項(xiàng)目的'fpga/ic設(shè)計(jì)及驗(yàn)證工作，主要包括文檔審查、靜態(tài)時(shí)序分析、功能仿真、形式化驗(yàn)證、板級(jí)測(cè)試等;任職要求:
1)認(rèn)識(shí)verilog/vhdl中的一門(mén)語(yǔ)言，了解psl、sva等斷言;
2)具有較為扎實(shí)的數(shù)字芯片設(shè)計(jì)驗(yàn)證基礎(chǔ)，認(rèn)識(shí)fpga設(shè)計(jì)驗(yàn)證流程;
3)認(rèn)識(shí)ise、libero、quartus等f(wàn)pga開(kāi)發(fā)工具，modelsim/vcs仿真工具之一;
4)具有良好的團(tuán)隊(duì)合作精神、交流協(xié)調(diào)本事及文字表述本事;
5)電路、通信、信號(hào)處理、計(jì)算機(jī)、微電子及相關(guān)專業(yè);
6)具有英語(yǔ)四級(jí)以上水平。
設(shè)計(jì)驗(yàn)證崗位職責(zé)2
ic設(shè)計(jì)驗(yàn)證工程師西安紫光國(guó)芯半導(dǎo)體有限公司西安紫光國(guó)芯半導(dǎo)體有限公司,華芯半導(dǎo)體,西安紫光國(guó)芯,西安紫光國(guó)芯半導(dǎo)體有限公司,紫光國(guó)芯以下聘請(qǐng)職位均為公司設(shè)計(jì)服務(wù)部門(mén)的工程師職位,為上海大型國(guó)際ic公司以及國(guó)內(nèi)頂端ic公司提供on-site設(shè)計(jì)服務(wù)。西安紫光國(guó)芯的設(shè)計(jì)服務(wù)部門(mén)可以提供高端設(shè)計(jì)服務(wù),具備從設(shè)計(jì)規(guī)格到芯片流片完整流程的設(shè)計(jì)閱歷,包括:設(shè)計(jì)實(shí)現(xiàn)、功能驗(yàn)證、綜合和dft、物理實(shí)現(xiàn)、時(shí)序和物理檢查、流片。公司在過(guò)去幾年中勝利為客戶完成了十幾款soc在65nm/40nm/28nm/14nm工藝上的soc芯片設(shè)計(jì)和流片,協(xié)助客戶低成本的、高效的實(shí)現(xiàn)產(chǎn)品化,是目前國(guó)內(nèi)最大的設(shè)計(jì)服務(wù)外包服務(wù)商,所服務(wù)的客戶均為國(guó)際知名大型芯片設(shè)計(jì)公司以及國(guó)內(nèi)頂端芯片設(shè)計(jì)公司,具備一流的技術(shù)及設(shè)計(jì)環(huán)境以及良好的文化氛圍,我們的員工在客戶端擔(dān)當(dāng)核心技術(shù)板塊,使其能夠迅速穩(wěn)定成長(zhǎng)。
我們各個(gè)業(yè)務(wù)板塊均提供先進(jìn)的設(shè)計(jì)開(kāi)發(fā)環(huán)境,良好的`企業(yè)文化以及人文關(guān)心,優(yōu)厚的薪酬待遇,完美的休假體系,全面的社會(huì)及商業(yè)保險(xiǎn)。誠(chéng)邀有志ic事業(yè)的人才加盟共同進(jìn)展! responsibilities:
1. according to the design specification, be responsible for the verification plan and verification objective definition.
2. test-bench development (modeling, assertions, checkers, monitors, score-board, regressions, coverage), test-case development (sequence, vrad) and integration.
3. work with random verification methodology(vmm, ovm, uvm, erm) 4. work as an independent verification engineers to check the design functionality at soc module level and chip level.
5. work as interface with front-end and back-end engineer to optimize or review the design architecture and implementation.
6. verilog or vhdl coding according to design specification or external/internal ip integration.
7. support the post simulation with gate-level verilog or vhdl net list. requirements:
1. either bachelor, master or phd in microelectronics, electronic engineering, or related field, 2+ years of verification working experience. 2. experience with verification language (specman/e-language, system-verilog, vera)
3. experience with rtl coding and simulators (modelsim, nc-sim). 4. basic knowledge of script language (perl, tcl, c-language and so on) 5. knowledge about 2g/3g/lte handset baseband architecture, arm, ahb architecture is a plus.
6. knowledge about baseband chip peripheral (usb2.0/usb3.0, ssic, mipi) is a plus.
7. team oriented, love to work in young, international and highly motivated teams.
8. good command of english
設(shè)計(jì)驗(yàn)證崗位職責(zé)3
芯片設(shè)計(jì)驗(yàn)證工程師崗位職責(zé)
工作職責(zé):
1.負(fù)責(zé)soc芯片noc架構(gòu)設(shè)計(jì)、仿真與實(shí)現(xiàn)2.負(fù)責(zé)soc性能分析與優(yōu)化，功耗預(yù)估
任職資歷:
1.認(rèn)識(shí)計(jì)算機(jī)體系結(jié)構(gòu)
2.精通amba總線協(xié)議
3.有過(guò)至少一種商用noc產(chǎn)品的開(kāi)發(fā)閱歷，例如arteris，netspeed，sonics。
4.認(rèn)識(shí)芯片前端開(kāi)發(fā)流程，嫻熟使用nlint/spyglass/vcs等相關(guān)工具。 5.了解bsp，linux內(nèi)核等基礎(chǔ)學(xué)問(wèn)，可以舉行軟件硬件功能劃分6.了解芯片后端流程，可以按照f(shuō)loorplan、時(shí)序狀況以準(zhǔn)時(shí)鐘域、電源域狀況，調(diào)節(jié)noc架構(gòu)
7.良好的.交流本事和團(tuán)隊(duì)合作本事工作職責(zé): 1.負(fù)責(zé)soc芯片noc架構(gòu)設(shè)計(jì)、仿真與實(shí)現(xiàn)2.負(fù)責(zé)soc性能分析與優(yōu)化，功耗預(yù)估任職資歷:
1.認(rèn)識(shí)計(jì)算機(jī)體系結(jié)構(gòu)
2.精通amba總線協(xié)議
3.有過(guò)至少一種商用noc產(chǎn)品的開(kāi)發(fā)閱歷，例如arteris，netspeed，sonics。
4.認(rèn)識(shí)芯片前端開(kāi)發(fā)流程，嫻熟使用nlint/spyglass/vcs等相關(guān)工具。 5.了解bsp，linux內(nèi)核等基礎(chǔ)學(xué)問(wèn)，可以舉行軟件硬件功能劃分6.了解芯片后端流程，可以按照f(shuō)loorplan、時(shí)序狀況以準(zhǔn)時(shí)鐘域、電源域狀況，調(diào)節(jié)noc架構(gòu)
7.良好的交流本事和團(tuán)隊(duì)合作本事
設(shè)計(jì)驗(yàn)證崗位職責(zé)4
epb算法設(shè)計(jì)與驗(yàn)證工程師上海匯眾上海匯眾汽車(chē)創(chuàng)造有限公司,上海匯眾,匯眾招聘崗位: epb算法設(shè)計(jì)與驗(yàn)證工程師工作地點(diǎn):上海市浦東南路1493號(hào)數(shù)量: 2人
學(xué)歷要求:碩士及以上學(xué)歷
專業(yè)要求:車(chē)輛工程、控制工程或相關(guān)專業(yè)英語(yǔ)本事:英語(yǔ)cet6以上
經(jīng)歷要求:有3年以上底盤(pán)電控產(chǎn)品開(kāi)發(fā)經(jīng)受性別要求:不限
年齡要求:不限
經(jīng)驗(yàn)要求: 3年以上底盤(pán)電控產(chǎn)品的控制算法的設(shè)計(jì)驗(yàn)證閱歷其他要求:熱愛(ài)這個(gè)行業(yè)、勤學(xué)肯干,具有團(tuán)隊(duì)配合精神工作職責(zé):
1)按照電子駐車(chē)系統(tǒng)(epb)算法代碼舉行控制算法驗(yàn)證工作; 2)通過(guò)相關(guān)的.工具,如tessy,qac,polyspace等舉行軟件單元測(cè)試; 3)編寫(xiě)算法軟件單元測(cè)試用例;
4)撰寫(xiě)控制算法軟件驗(yàn)證相關(guān)的報(bào)告和文檔; 5)認(rèn)識(shí)軟件釋放流程,管控軟件發(fā)布質(zhì)量。優(yōu)先閱歷和技能:
1)精通控制理論;具有汽車(chē)系統(tǒng)動(dòng)力學(xué)、制動(dòng)系統(tǒng)等專業(yè)學(xué)問(wèn); 2)具有開(kāi)發(fā)電子制動(dòng)系統(tǒng)項(xiàng)目的經(jīng)受者優(yōu)先,包括epb、abs、tcs、esp等;
3)嫻熟使用matlab/simulink等建模工具;嫻熟使用tessy,qac,polyspace等測(cè)試軟件;認(rèn)識(shí)c語(yǔ)言; 4)認(rèn)識(shí)misra c規(guī)章;
5)有歐美外資、合資企業(yè)的工作經(jīng)受者優(yōu)先。 【第6篇】芯片設(shè)計(jì)驗(yàn)證崗位職責(zé)
設(shè)計(jì)驗(yàn)證崗位職責(zé)5
芯片設(shè)計(jì)驗(yàn)證工程師瀚芯詢問(wèn)上海瀚芯商務(wù)詢問(wèn)有限公司,瀚芯詢問(wèn),瀚芯soc芯片設(shè)計(jì)驗(yàn)證工程師asic verification engineer position: ic design verification engineer, or above level location: shanghai
responsibilities:
-understanding the expected functionality of designs. -developing testing and regression plans.
-verification with verilog / system verilog / uvm
-setup verification testbench in module level and chip level, define and execute verification plan with full functional coverage. -designing and developing verification environment. -running rtl and gate-level simulations/regression.
-code/functional coverage development, analysis and closure. requirements:
-ic verification skills and basic knowledge of logic and circuit design, good communication and problem solving skills.
-system verilog, vmm/ovm/uvm verification methdology. -industry standard asic design and verification -master's degree with 5+ years of experience
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